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CCMUL
- 基于quartus ii的复数乘法器的设计 VHDL语言描述 -complex number multiplying design
taximeter
- 设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分，用四位数码管显示总金额，最大值为99。99元； 行车里程单价1元/公里，等候时间单价0。5元/10分钟，起价3元（3公里起价）均能通过人工输入。 行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数，然后由计数译码电路转换成收费金额，实验中以一个脉冲模拟汽车前进十米，则每100个脉冲表示1公里，然后用BCD码比例乘法器将里程脉冲乘以每公里单价的比例系数，比例系数可由开关预置。例如单价是1。0元/公里，则脉冲当
Sixteen-hardware-multiplier
- vhdl 编学基于移位相加的16位硬件乘法器。-vhdl
ChengFa_3
- 浮点 乘法器处理方法 在一般的计算机处理方法的修改的出来的 用vhdl语言希望有用-float mix multifly
4-x-4-on-time-multiplier--table
- 4×4 查找表乘法器 vhdl 语言描述-4 x 4 on time-multiplier look-up table VHDL language describe
Eight-parallel-by-skulls
- 8 位并行乘法器 vhdl语言描述-Eight parallel by skulls
cheng
- 5位带符号的乘法器设计，语言VHDL，课设必备-5 signed multiplier design, VHDL language, class required
MULTI8X8_
- 用VHDL语言写的，八位乘法器设计，带了八位数码管显示，可实时显示输入的乘数和被乘数，以及计算结果-Written in VHDL language, the eight multiplier design, with eight digital tube display, can display real-time input of the multiplier and multiplicand, and calculated results
88VHDL(1)
- 选用一种设计方案定制ROM（乘法器宏模块）的方法设计一个八位乘法器，利用quartus软件进行VHDL程序的编写，然后对程序进行仿真验证，并对所设计的乘法器进行评价。-Use a custom ROM design ( multiplier macro module ) method to design a eight multiplier, the use of quartus software VHDL program, then the program is validated by si
mul
- VHDL实现通用乘法器，位数可以自定义，通过移位相加实现-VHDL generic multiplier, the median can customize the sum achieved by shifting
4BITMULT
- 基于FPGA的四位乘法器，在QuartusII上编译通过可实现，采用VHDL语言编写。-Based on FPGA four on time-multiplier, in QuartusII compiled can be realized through, the VHDL language.
muti
- 基于VHDL的乘法器算法建模，主要用于数据移位-Multiplier algorithm based on VHDL modeling, used mainly for data shift
fudian_add
- 用VHDL实现32位浮点加法器，结合乘法器具体实现用与快速傅里叶变换中。-use VHDL to finish the add device.
fudian_sub
- 实现32位浮点减法器，具体结合加法器和乘法器来实现快速傅里叶变换。-use VHDL to finish the sub device.
fudian_mul
- 实现32位浮点减法器，具体结合加法器和乘法器来实现快速傅里叶变换。-use VHDL to finish the sub device.
fVerrilog_Devr
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器，乘法器，多路选择器，二进制转BBCD码，加法器，减法器，简简单易懂状态机，四位比较器，7段数码管，i2c总线，lcd液晶LCD显示出来，拨码开关，串口，蜂鸣器，矩阵键盘，跑马灯，交通灯，数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
multi_4
- 自己用写的VHDL的四位乘法器，实现方式比较简单-Write the VHDL four multipliers to achieve relatively simple way
LIA
- 该vhdl代码用两个rom模拟产生两路正弦波，并设计了一个乘法器将两路正弦波相乘。-The two vhdl code with two rom analog sine wave and design a multiplier to multiply two sine wave.
Verilog_divid
- vhdl语言描述传统除法器，传统乘法器的改进，从原理到实现的传统除法器-vhdl language to describe the traditional divider, the improvement of traditional multiplier principle to achieve the traditional divider
mulbinarytree
- 16位二叉树乘法器（阵列乘法器），VHDL实现-16-bit binary tree multiplier (array multiplier), VHDL realization